台积电2nm细节发布：功能提高15%，功耗下降35%

发布时间：2025-05-16　点此：735次

来历：芯智讯

依据方案，台积电最新的N2（2nm）制程将于下一年下半年开端量产，现在台积电正在尽最大努力完善该技能，以下降可变性和缺点密度，然后进步良率。不久前，一位台积电职工最近对外泄漏，该团队已成功将N2测验芯片的良率进步了6%，为公司客户“节省了数十亿美元”。而依据最新的爆料称，台积电N2现在的良率现已到达了60%。不过这些信息没有得到进一步证明。

而在上星期于美国旧金山举办的 IEEE 世界电子设备会议（IEDM）上，台积电研制和先进技能副总裁Geoffrey Yeap披露了有关其 N2制程工艺的更多细节。

据介绍，N2制程在相同电压下可以将功耗下降 24% 至 35%，或将功用进步15%，晶体管密度比上一代 3nm 工艺高 1.15 倍。而这些目标的进步首要得益于台积电的新式全盘绕栅极（GAA）纳米片晶体管，以及 N2 NanoFlex 规划技能协同优化和其他一些增强功用完结的。

其间，全盘绕栅极纳米片晶体管答应规划人员调整其通道宽度，以平衡功用和功率功率。

Geoffrey Yeap进一步解说称，N2是台积电“四年多的劳动成果”，今日的 FinFET 晶体管的中心有一个笔直的硅片，而全盘绕栅极纳米片晶体管有一堆狭隘的硅带。这种差异不只供给了对流经器材的电流的更好操控，还答应工程师经过制作更宽或更窄的纳米片来出产更多品种的器材。FinFET只能经过乘以器材中的翅片数量来供给这种多样性，例如具有一个、两个或三个翅片的器材。但全盘绕栅极纳米片为规划人员供给了介于两者之间的突变挑选，例如相当于 1.5 个翅片或任何或许更适合特定逻辑电路的东西。

台积电将该技能称为 Nanoflex，答应在同一芯片上运用不同的纳米片宽度构建不同的逻辑单元。即由窄器材制成的逻辑单元或许构成芯片上的通用逻辑，而那些具有更宽纳米片、可以驱动更多电流和更快开关的逻辑单元将构成 CPU 内核。

简略来说，该技能使规划人员可以开发具有最小面积和更高功率功率的窄单元，或为完结最佳功用而优化的宽单元。该技能还包含六个电压阈值电平（6Vt），规模为 200mV，运用台积电第三代依据偶极子的集成完结，一起具有 n 型和 p 型偶极子。

N2 制程在工艺和器材层面引进的立异不只旨在经过细化片材厚度、结、掺杂剂活化和应力工程来进步晶体管驱动电流，还旨在下降有用电容（Ceff）以完结一流的能效。总的来说，这些改善使 N 型和 P 型纳米片晶体管的 I/CV 速度别离进步了约 70% 和 110%。

与 FinFET 晶体管架构比较，N2的全盘绕栅极纳米片晶体管在 0.5V 至 0.6V 的低电源电压规模内可供给显着更好的每瓦功用，其间工艺和设备优化将时钟频率进步了约 20%，并在 0.5V 作业时将待机功耗下降了约 75%。此外，集成 N2 NanoFlex 和多阈值电压（multi-Vt）选项，为高逻辑密度的节能处理器供给了额定的规划灵活性。

台积电N2的晶体管架构和 DTCO 优势直接影响 SRAM 可扩展性，而近年来，前沿节点很难完结这一点。

凭借 N2，台积电成功完结了创纪录的约 37.9Mb/mm² 的 2nm SRAM 密度。而依据最新曝光的材料显现，Intel 18A的SRAM密度约为31.8 Mb/mm² ，明显台积电N2的SRAM密度更高。一起也比N3制程进步了11%。而N3仅比自己的前代进步了6%。

除了创下创纪录的 SRAM 密度外，台积电N2还下降了其功耗。因为 GAA 纳米片晶体管具有更严厉的阈值电压改变（Vt-sigma），因而与依据 FinFET 的规划比较，N2 的大电流（HC）宏的最小作业电压（Vmin）下降了约 20mV，高密度（HD）宏的最小作业电压（Vmin）下降了 30-35mV。这些改善使 SRAM 读写功用安稳到大约 0.4V，一起坚持稳健的良率和可靠性。

除了新的晶体管外，台积电N2还选用了全新的无屏障的全钨中间线（MoL,middle-of-line）层、后端布线（BEOL,back-end-of-line）和远 BEOL 布线，将电阻下降了 20% 并进步了功用功率。N2 的 MoL 现在运用无障碍钨丝，将笔直栅极触摸（VG）电阻下降了 55%，并将环形振荡器的频率进步了约 6.2%。

此外，第一个金属层（M1）现在在一个 EUV 曝光通道中创立，然后是一个蚀刻过程（1P1E），然后下降了复杂性，削减了掩模数量，并进步了全体工艺功率。