发布时间:2025-05-11 点此:159次
快科技4月26日音讯,在近来举行的北美技能论坛上,台积电初次公开了N2 2nm工艺的缺点率(D0)状况,比此前的7nm、5nm、3nm等历代工艺都好的多。
台积电没有给出详细数据,仅仅比较了几个工艺缺点率随时刻改变的趋势。
台积电N2初次引入了GAAFET全盘绕晶体管,现在间隔大规划量产还有2个季度,也便是要比及年末。
N2试产近2个月来,缺点率和同期的N5/N4差不多,还略微低一点,一起显着优于N7/N6、N3/N3P。
从试产到量产半年的时刻周期内,N7/N6的归纳缺点率是最高的,N3/N3P从量产开端就低得多了,N5/N4状况更好,从试产开端就显着更低。
N2如果能连续N5/N4的趋势,远景无疑是十分光亮的。
台积电还指出,一种工艺的缺点率能否快速下降,除了取决于自身的规划和技能,也要看制作芯片数量、产能规划,越多越大就越简单发现缺点并改善。
台积电N2已流片的芯片数量就显着更多,也是其可以快速下降缺点率的要害原因。
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